ترجمه مقاله جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى

عنوان انگلیسی مقاله: 1-Bit Sub Threshold Full Adders in 65nm CMOS Technology

عنوان فارسی مقاله: جمع کننده کامل 1 بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى65 نانومتری.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: 13

جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

ترجمه ی سلیس و روان مقاله آماده ی خرید می باشد.

_______________________________________

چکیده ترجمه:

در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS 65 نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود 5 تا 20 درصدی را در بازه فرکانسی 1Khz تا 20MHz و ولتاژهای تغذیه زیر 0.3V نشان میدهد.

1-مقدمه: 

تغییر مقیاس ولتاژ تغذیه  یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است.کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه  می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی  - با کران نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد. 

جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله روش جاروب رو به عقب، حل پخش بار در شبکه های توزیع

عنوان انگلیسی مقاله: A backward sweep method for power flow solution in distribution networks

عنوان فارسی مقاله: روش جاروب رو به عقب، برای حل پخش بار در شبکه های توزیع.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: 27

جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

ترجمه ی سلیس و روان مقاله آماده ی خرید می باشد.

_______________________________________

چکیده ترجمه:

در اینجا، یک روش برای تجزیه و تحلیل سیستم های توزیع شعاعی یا مش شده ضعیف، که بارهای وابسته به ولتاژ را تغذیه می کنند، توسعه داده شده است. فرآیند راه حل، بصورت تکراری می باشد، و در هر مرحله، بارها از طریق امپدانس هایشان شبیه سازی شده اند. بنابراین، در هر تکرار، لازم است که یک شبکه ی ساخته شده از امپدانس ها را، حل کرد؛ براین این نوع شبکه ها، می توان همه ی ولتاژها و جریان ها را بصورت توابع خطی از یک جریان مجهول (در سیستم شعاعی)، یا دو جریان مجهول برای هر مش مستقل (برای سیستم های مش شده)، بیان کرد. این روش، "رو به عقب" نام گذاری شده است؛ زیرا در صورت شبکه شعاعی، معادلات تکی، و در صورت شبکه های مش، سیستم خطی معادلات که این جریان های مجهول در قالب آنها ظاهر می شوند را می توان با آغاز از گره های پایانی سیستم شعاعی، یا از گره های پایانی شبکه شعاعی شده (با ایجاد برش در شبکه های مش، ایجاد می شود)، تعیین کرد. پس از این که چکیده-وار روش b/f _که هم اکنون پرکاربردترین تکنیک برای حل شبکه های توزیع است_ را تشریح کردیم، روش شناسی راه حل ارایه شده ی خود را، هم برای سیستم های شعاعی و هم برای سیستم های مش شده (حلقه ای)، بطور دقیق ارایه می دهیم. سپس، روشی را که با آن می توان نقاط PV را لحاظ کرد، توصیف خواهد شد.

در پایان، نتایج بدست آمده از حل برخی شبکه هایی که پیش از این در نوشتجات مورد بررسی قرار گرفته بودند، توسط دیگر روش ها ارایه می شوند، تا عملکرد آنها مورد ارزیابی قرار گیرد. 

کاربرد این روش، بازده ی آن را در حل شبکه های توزیع با حلقه ها و نقاط PV زیاد، نشان می دهد. 

کلیدواژه: روش رو به عقب/ رو به جلو، شبکه های توزیع مش و شعاعی، گره های pv، گردش بار

1.مقدمه:

روشی که هم اکنوان برای تجزیه و تحلیل سیستم های توزیع شعاعی ارایه می شود، روش رو به عقب/ رو به جلو (b/f) نام دارد، که برای بارهای با جریان ثابت، پاسخ را در یک تکرار، و برای بارهای نوع دیگر (بار توان ثابت، مرکب، یا غیره)، در 1 تکرار یا بیشتر، پاسخ را می یابد.

به خوبی می دانیم که سه گونه از روش b/f وجود دارد _که طبق نوع کمیت های الکتریکی که در هر تکرار، از گره های ترمینال شروع شده، و تا گره های منبع (جاروب رو به عقب) ادامه دارند، با هم متفاوت هستند_ محاسبه می شوند:

جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله تقویت کننده ی شبه تفاضلی کلاس-AB برمبنای اینورتر CMOS

عنوان انگلیسی مقاله: A CMOS Inverter-Based Class-AB Pseudo Differential Amplifier for HF Applications

عنوان فارسی مقاله: تقویت کننده ی شبه تفاضلی کلاس-AB برمبنای اینورتر CMOS برای کاربردهای HF.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: 13

جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

ترجمه ی سلیس و روان مقاله آماده ی خرید می باشد.

_______________________________________

چکیده ترجمه:

این مقاله یک تقویت کننده ی شبه- تفاضلی کلاس-AB برمبنای اینورتر CMOS برای کاربردهای HF، با استفاده از مدار ساده rail-to-rail CMFB را ارایه می دهد. مدار ارایه شده، دارای دو اینورتر CMOS و فیدبک حالت-مشترک مکمل (CMFB) _که خود متشکل از آشکارساز حالت-مشترک حالت جریان و تقویت کننده های ترنز-امپدانسی (transimpedance)، بوده_ می باشد. این مدار با استفاده از فناوری CMOS 0.18 نانومتری تحت ولتاژ منبع 1 ولت، طراحی شده است، و نتایج شبیه سازی نشان می دهند که نوسان خروجی rail to rail با استفاده از گین حالت-مشترک پایین (-15 dB)، بدست می آید. نوسان خروجی مدار 0.7 v می باشد. تلفات توان مدار 0.96 میکرووات می باشد. 

کلیدواژه: تقویت کننده ی شبه تفاضلی ، و فیدبک حالت-مشترک، کلاس-AB، اینورتر CMOS

1.مقدمه:

امروزه، یک مدار آنالوگ با کارکرد خوب _عمدتا بسبب پیشرفت ساختن مدار مجتمع فراوان با سیستم های مداری پیچیده، و نیاز به وسایل قابل حمل با منبع باطری_ بایسته شده است. اگرچه، کاهش منبع ولتاژ در مدارات آنالوگ باعث کاهش عملکرد زیادی می شود، و بنابراین، ترفندهای تازه ای برای طراحی نیاز است تا مدارات آنالوگ با پهنای باند، بهره، و خطی بودن کافی را بدست آورد.

تقویت کننده ی هدایت عرضی (OTA)، یکی از پایه ای ترین سلول ها _از آنجایی که OTA کاربرد زیادی در بسیاری از مدارات آنالوگ مانند تقویت کننده عملیاتی، مقایسه گرهای ولتاژ، مبدل های A-D و D-A و فیلترهای فرکانس بالا، دارد_ می باشد. روش های زیادی هم با استفاده از پیکربندی کاملن تفاضلی و هم با استفاده از پیکربندی شبه تفاضلی، برای طراحی OTA ولتاژ پایین [1-4] ارایه شده اند. FD بطور معمول، مبنی بر یک جفت تفاضلی با یک منبع جریان tail است، درحالی که PD مبنی بر دو اینورتر مستقل، بدون منبع جریان tail می باشد

جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله ترکیب الگوریتم ژنتیک و الگوریتم بهینه‌سازی ازدحام ذرات

عنوان انگلیسی مقاله: A combination of genetic algorithm and particle swarm optimization for optimal DG location and sizing in distribution systems

عنوان فارسی مقاله:  ترکیب الگوریتم ژنتیک و الگوریتم بهینه‌سازی ازدحام ذرات برای یافتن اندازه و مکان بهینۀ تولید پراکنده در سیستم‌های توزیع.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: 21

جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

ترجمه ی سلیس و روان مقاله آماده ی خرید می باشد.

_______________________________________

چکیده ترجمه:

منابع تولید پراکنده (DG) به علت تقاضای روبروی رشد انرژی دارای اهمیت زیادی در سیستم‌های توزیع می‌گردند. مکان‌ها و توانمندی‌های منابع تولید پراکنده تاثیر عمیقی در تلفات سیستم در شبکه توزیع داشته‌اند. در این مقاله، یک ترکیب نوینی از الگوریتم ژنتیک  (GA)/ بهینه‌سازی ازدحام ذرات  (PSO) برای جایابی و یافتن اندازه بهینه تولید پراکنده در سیستم‌های توزیع معرفی می‌شود. هدف این است که تلفات توان شبکه کمینه شده، تنظیم ولتاژ بهتری صورت گرفته و پایداری ولتاژ در چارچوب قیود عملکردی و امنیتی سیستم در سیستم‌های توزیع شعاعی حاصل شود. یک تحلیل تشریحی روی سیستم‌های 33 و 39 باس انجام شده است تا کارائی روش ارائه شده نشان داده شود. 

کلیدواژه: منابع تولید پراکنده، الگوریتم ژنتیک، گمارش، بهینه‌سازی ازدحام ذرات، اتلاف

1.مقدمه:

سیستم‌های توزیع معمولا جهت تسهیل کارکرد به صورت طبیعی شعاعی هستند. سیستم‌های توزیع شعاعی  (RDSs) تنها در یک نقطه که همان پست باشد تغذیه می‌شوند. این پست، توان (برق) را مراکز تولید مرکزی و از طریق شبکه انتقال دریافت می‌کند. کاربران نهائی برق نیز توان الکتریکی را از پست و از طریق سیستم توزیع شعاعی که یک شبکه پسیو است دریافت می‌کنند. لذا، عبور توان در سیستم توزیع شعاعی به صورت یک‌طرفه است. نسبت R/X بالا در خطوط توزیع منجر به افت ولتاژ بزرگ، پایداری ولتاژ کوچک و افزایش تلفات توان می‌شود. در شرایط بارگذاری بحرانی در برخی نواحی صنعتی خاص، سیستم توزیع شعاعی به علت مقدار کم شاخص پایداری ولتاژ، در بیشتر گره‌های خود یک فروپاشی ناگهانی ولتاژ را تجربه می‌کند. 

جهت دانلود محصول اینجا کلیک نمایید

ترجمه مقاله روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده

عنوان انگلیسی مقاله: A Combined Gate Replacement and Input Vector Control Approach for Leakage Current Reduction

عنوان فارسی مقاله:  روش کنترل بردار ورودی و جایگزینی گیت ترکیب شده، برای کاهش جریان نشتی.

دسته: برق و الکترونیک

فرمت فایل ترجمه شده: WORD (قابل ویرایش)

تعداد صفحات فایل ترجمه شده: 36

جهت دانلود رایگان نسخه انگلیسی این مقاله اینجا کلیک نمایید

ترجمه ی سلیس و روان مقاله آماده ی خرید می باشد.

_______________________________________

چکیده ترجمه:

کنترل بردار ورودی(IVC) تکنیک معروفی برای کاهش توان نشتی است. این روش، از اثر پشته های ترانزیستوری در دروازه های منطقی (گیت) CMOS با اعمال مینیمم بردار نشتی(MLV) به ورودی های اولیه ی مدارات ترکیبی، در طی حالت آماده بکار استفاده می کند. اگرچه، روش IVC (کنترل بردار ورودی)، برای مدارات با عمق منطقی زیاد کم تاثیر است، زیرا بردار ورودی در ورودی های اولیه تاثیر کمی بر روی نشتی گیت های درونی در سطح های منطقی بالا دارد.ما در این مقاله یک تکنیک برای غلبه بر این محدودیت ارایه می کنیم؛ بدین سان که گیت های درونی با بدترین حالت نشتی شان را با دیگر گیت های کتابخانه جایگزین می کنیم، تا عملکرد صحیح مدار را در طی حالت فعال تثبیت کنیم. این اصلاح مدار، نیاز به تغیر مراحل طراحی نداشته، ولی دری را به سوی کاهش بیشتر نشتی وقتی که روشMLV (مینیمم بردار نشتی) موثر نیست باز می کند. آنگاه ما، یک روش تقسیم و غلبه که جایگزینی گیت های را مجتمع می کند، یک الگوریتم جستجوی بهینه MLV برای مدارات درختی، و یک الگوریتم ژنتیک برای اتصال به مدارات درختی، را ارایه می کنیم. نتایج آزمایشی ما بر روی همه مدارات محک MCNC91، نشان می دهد که  1) روش جایگزینی گیت، به تنهایی می تواند 10% کاهش جریان نشتی را با روش های معروف، بدون هیچ افزایش تاخیر و کمی افزایش سطح، بدست آورد:  2) روش تقیسم و غلبه، نسبت به بهترین روش خالص IVC 24% و نسبت به روش جایگذاری نقطه کنترل موجود 12% بهتر است:  3) در مقایسه با نشتی بدست آمده از روش MLV بهینه در مدارات کوچک، روش ابتکاری جایگزینی گیت و روش تقسیم-و-غلبه، به ترتیب می توانند بطور متوسط 13% و 17% این نشتی را کاهش دهند.

کلیدواژه: جایگزینی گیت، کاهش نشتی، مینیمم بردار نشتی

1.مقدمه:

همزمان با کوچک شدن فناوری VLSI و ولتاژ منبع/آستانه، توان نشتی در مدارات CMOS امروزه دارای اهمیت بیشتر و بیشتر شده است. به عنوان مثال، در طراحی ها نشان داده شده است که توان نشتی زیرآستانه می تواند به بزرگی 42% توان کل تولید فرآیند 90 نانومتری شرکت داشت باشد [11]. بدین ترتیب، روش های زیادی اخیرا برای کاهش مصرف توان نشتی ارایه شده اند. فرآیند ولتاژ آستانه دوگانه، از وسایل با ولتاژ آستانه بیشتر، به همراه مسیرهای غیر بحرانی، استفاده می کند تا جریان نشتی را ضمن تثبیت عملکرد، کاهش دهد [16]. روش های CMOS ولتاژ آستانه چندگانه (MTCMOS)، یک وسیله با ولتاژ Vth بالا را بطور سری با مدار با Vth پایین قرار داده، و یک ترانزیستور sleep می سازد. 

جهت دانلود محصول اینجا کلیک نمایید